中国报告大厅网讯，在日前举办的“IMW 2025”大会上，三星电子展示了其在存储器领域的最新研究成果，涵盖DRAM和NAND闪存的技术演进方向。随着半导体工艺逼近物理极限，如何通过结构创新提升存储密度与性能成为行业焦点。从传统平面结构到三维堆叠，再到材料层面的突破，本次技术分享揭示了存储领域持续突破的关键路径。

  一、DRAM单元的微型化突破：从6F²到4F²的跨越式发展

  中国报告大厅发布的《2025-2030年中国存储行业重点企业发展分析及投资前景可行性评估报告》指出，自1990年代以来，DRAM单元选择晶体管经历了显著演变。早期平面n沟道MOS FET因短沟道效应与漏电流问题，在21世纪初被横向微型化的创新结构取代。通过将字线、位线触点和电容器嵌入衬底，2010年代的“6F²”布局使单元面积减少25%，成为大容量DRAM的标准方案。然而，随着工艺节点进入10nm以下，“6F²”架构面临极限，三星提出垂直通道晶体管（VCT）技术，将沟道方向从横向改为纵向排列，实现理论最小的“4F²”布局。其专利设计“S2CAT”通过自对准工艺优化了位线与字线间距（分别为3F和2F），为下一代“0A代”DRAM铺平道路。

  三维堆叠技术进一步推动DRAM密度提升。三星展示的“VS-CAT”架构将存储单元垂直堆叠，同时采用阶梯式位线提取结构，配合外围电路键合工艺，显著减少硅片面积占比。这种3D DRAM原型通过多层单元阵列叠加，在保持性能的同时实现容量数量级增长。

  二、3D NAND闪存的挑战与创新：铁电材料推动多值存储

  平面NAND闪存在2010年代初因干扰问题和电荷保留能力不足而遭遇瓶颈，垂直堆叠的3D NAND成为关键转折。通过将单元串从水平转向垂直排列，其容量在十年间实现数量级增长——从最初的32层发展至当前超过300层的结构，并支持4位/单元的多值存储。然而随着堆叠高度增加，工艺挑战凸显：更深层次蚀刻导致字线间距缩小，加剧了相邻单元干扰。

  为解决这一问题，行业转向铁电薄膜技术替代传统氮氧化物绝缘层。铁电材料通过极化方向而非电荷积累决定逻辑状态，在300层NAND原型中实现了编程电压降低与阈值波动抑制，并成功验证8级（3位）至16级（4位）的多值存储能力。此外，将CMOS电路置于存储阵列下方（CuA架构），进一步提升了芯片面积效率。

  三、存储技术未来方向：多元化路径与跨维度创新

  除三星的技术路线外，其他研究团队展示了多样化探索方向：纯金属栅极工艺使3D NAND层间距缩小至30nm；新型Si沟道快速外延生长技术提升制造良率；兼容逻辑电路的嵌入式闪存方案则实现了28nm HKMG CMOS与分栅结构的结合。在DRAM领域，3D X-DRAM通过双字线垂直位线设计优化存取速度，而氧化物半导体单片堆叠技术则将平面FET与垂直晶体管结合，构建出1Mbit 3D DRAM原型。

  总结来看，存储器技术正经历从二维微型化到三维结构创新的范式转移。DRAM通过垂直通道和多层堆叠突破面积限制，NAND借助铁电材料实现更高密度的多值存储。尽管面临工艺复杂度、功耗控制等挑战，这些技术探索为延续摩尔定律提供了可行路径，预示着未来十年存储器性能与能效将呈现指数级提升。